全職
碩士以上
面議(經常性薪資達 4 萬元或以上)
台南市 新市區
(1) 碩士以上電機、資訊相關科系畢業。
(2) 熟悉 Verilog RTL、Synthesis、Simulation、Timing Analysis 等相關 IC Design Flow。
(3) 熟悉 Design for Testability 技術,包含 Scan / ATPG、Delay Test、Memory BIST、Boundary Scan、Diagnosis 等。
(4) 有 DFT Tools (如 DFT Compiler、TetraMAX、BSD Compiler、FastScan、TestKompress、MBISTArchitect) 使用經驗者佳。
(5) 積極負責、勇於迎接挑戰,對於 Nanometer / SoC DFT Implementation、開發及推廣設計流程有興趣者。
法定項目:
福利制度:
更多說明:
注意!福利項目可能依不同職缺有所不同,實際職缺福利請依面試時與公司面談結果為準